DDR3布线的那些事儿（一）

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对于DDR3的布线我们应该注意那些问题呢？下面我们以64位DDR3为例 ：（注意：设计要求会因为芯片公司而有差异，具体以芯片手册要求的为准。）首先是数据线，数据线分组如下：

GROUP0：

DQ0-DQ7,DQM0,DQS0P/DQS0N；

GROUP1：

DQ8-DQ15,DQM1,DQS1P/DQS1N；

GROUP2：

DQ16-DQ23,DQM2,DQS2P/DQS2N； 

GROUP3：

DQ24-DQ31,DQM3,DQS3P/DQS3N；

GROUP4：

DQ32-DQ39,DQM4,DQS4P/DQS4N；

GROUP5：

DQ40-DQ47,DQM5,DQS5P/DQS5N；

GROUP6：

DQ48-DQ55,DQM6,DQS6P/DQS6N；

GROUP7：

DQ46-DQ63,DQM7,DQS7P/DQS7N；

数据线其拓扑是点对点的形式，拓扑如下所示： 

图1：DQ拓扑   DQS拓扑如下：      

图2：DQS拓扑

数据线布线注意事项：

1.同组同层，如：GROUP1,同一组数据线要走在一起，并要走在相同层面； 所有的数据线优先考虑以GND平面为参考平面；

2.走线间距：组内按3H（说明：H指的是到主参考平面的高度，本文中所使用的间距为中心间距）原则；组间间距要5H以上；DQS和DQ的间距按5H设计；

3.DQS等长：对于DQS差分线的线间距要小于2倍的线宽（紧耦合设计）；差分对内长度误差控制在5mil以内； 组内等长以DQS为基准，等长控制在20mil以内且尽可能的即时等长；

4.数据线在满足和时钟的时序关系外，还需注意最长的长度要求（例如Intel Romley要求不超过6500mil），具体的以芯片手册要求的为准；

而对于控制线、地址线、时钟线 分组如下： GROUP8：Address ADDR0-ADDR14 共15根地址线；

GROUP9：Clock   CLK、CLKN差分对；

GROUP10：Control 包括WE、CAS、RAS、CS0、CS1、ODT0、ODT1、BA0、BA1、BA2等； 

图3：时钟地址、控制线拓扑参考图

图4：地址、控制线对于拓扑结构一定要看芯片是否支持读写平衡（Read and Write Leveling）。如果不支持和DDR2一样按T拓扑处理。（保证CPU到DDR各支点等长，注意终端电阻要接到最大的T点上）

支持读写平衡情况下： 2-4片颗粒：走T点或是Fly-by都可以； 4片及以上颗粒：建议走Fly-by。下面是4颗粒DDR3按T和FLY-BY 拓扑结构的实例： 

图5：4颗粒T型拓扑处理方式  

图6：4颗粒FLY-BY拓扑处理方式 而对于FLY-BY的拓扑结构 ,要注意以下几点：

1. 间距 组内按3H（说明：H指的是到主参考平面的高度，中心间距3H，）原则；组间间距要5H以上；CLK和ADD/CMD等的间距按5H设计；                   

2.尽量同组同层完成走线且有完整参考平面（GND/power）；                                                                          3.各个DDR颗粒间的走线，尽量用COPY，长度误差在20mil以内（推荐5mil）；若因结构限制，最大不能超过100mil；4. 时钟线推荐带状线布线以（GND/POWER为参考平面）； 时钟要紧耦合设计，对内等长控制在5MIL以内；源端和终端匹配的走线，长度不要太长（推荐300 mil以内）5.终端（上拉）电阻要放在最后一个DDR颗粒（末端），且走线长度小于500mil；   6.在有多个负载时，为了减少串扰和加大负载容性补偿，到第一个颗粒（主干道）的走线阻抗可以比到后面的走线阻抗偏小点，5-8欧姆左右。                                        7.Add/Com/Ctrl/Clk网络从控制器到第一个DDR颗粒的走线长度不要超过6000mil，到最后一个DDR颗粒不要超过12000mil。8.在多个考虑表底贴时分支的节点走线长度小于200mil且尽量等长.  

图7：表底贴T型拓扑处理方式  本期对于DDR3的布线要求先说到这里，对于设计中还有那些重点需要关注和设计的我们将在下期继续讲解。